MathWorks ger snabbare FPGA- och ASIC-verifiering genom stöd för Universal Verification Methodology (UVM)

MathWorks tillkännagav i dag att HDL Verifier stödjer Universal Verification Methodology (UVM) från och med version 2019b, som nu är tillgänglig. HDL Verifier gör det möjligt för verifieringsingenjörer som utvecklar FPGA- och ASIC-konstruktioner att skapa UVM-komponenter och testbänkar direkt från Simulinkmodeller och använda dessa i simulatorer som stödjer UVM, som till exempel dem från Synopsys, Cadence och Mentor.

I en färsk studie gjord av Wilson Research Group upptäcktes att 48% av FPGA-konstruktionsprojekt och 71% av ASIC-konstruktionsprojekt använder UVM för att verifiera konstruktionen. Vanligtvis är det algoritmutvecklare och systemarkitekter som utvecklar nytt algoritminnehåll i MATLAB och Simulink. Konstruktions- och verifieringsingenjörer använder sedan dessa MATLAB- och Simulinkmodeller som referens när de skriver kod för RTL-testbänkar, vilket kan vara en mycket tidskrävande process. Med HDL Verifier kan ingenjörer nu automatiskt skapa UVM-komponenter såsom sekvenser eller scoreboards från systemnivåmodeller som redan har utvecklats i Simulink. Med detta förfarande förkortas den tid som verifieringsingenjörer behöver för att utveckla testbänkar för ASIC- och FPGA-konstruktioner i tillämpningar som trådlös kommunikation, inbyggd maskinsyn och kontroll. 

“Simulink gör det möjligt för oss förkorta tiden vi använder till att planera UVM-testbänkar, testsekvenser och scoreboards med cirka 50% – vilket gör att det blir mer tid över för att fokusera på tillämpningar för innovationer”, säger Khalid Chishti, ASIC-utvecklingschef, Allegro MicroSystems. “Våra ASIC-kretsar för biltillämpningar förlitar sig på UVM för produktionsverifiering – MATLAB och Simulink förenklar den tidigare arbetskrävande uppgiften att utveckla algoritmer för dessa enheter.”

Med nya funktioner såsom generering av UVM-komponenter, SystemVerilog-evaluering och SystemVerilog- DPI-komponenter från MATLAB and Simulink erbjuder HDL Verifier nu utökat stöd till designverifieringsteam med ansvar för produktionsverifiering av ASIC-kretsar och FPGA-matriser. De designverifieringsteam som har som uppgift att utveckla rigorösa testbänkar i HDL-simulatorer genom att handskriva kod i SystemVerilog kan nu skapa verifieringskomponenter direkt från befintliga MATLAB- och Simulink-modeller och återanvända dessa modeller för att snabbare kunna skapa verifieringsmiljö.

“Enligt den studie kring funktionsverifiering som gjordes år 2018 av Wilson Research och Mentor Graphics tillbringar ingenjörer cirka en femtedel av sin tid med att utveckla testbänkar i ASIC- och FPGA-projekt”, säger Eric Cigan, marknadsföringschef för HDL-produkter på MathWorks. “HDL Verifiers förmåga att generera UVM- och SystemVerilog-DPI-komponenter från befintliga MATLAB- och Simulinkmodeller kan öka produktiviteten hos konstruktions- och verifieringsingenjörer och förbättra samarbetet mellan systemarkitekter, hårdvaruingenjörer och konstruktions- och verifieringsingenjörer.” 

HDL Verifier R2019b är tillgänglig direkt, i hela världen. Besök mathworks.com/verify för mer information.

Om Allegro MicroSystems

Allegro MicroSystems omdefinierar framtiden för kraft- och avkänningsteknologier. Vårt team utvecklar intelligenta lösningar som för världen framåt och ger våra kunder en konkurrensfördel, oavsett om det rör sig om grön energi eller avancerade styrsystem för mobilitet och rörelser. Både storföretag och regionala marknadsledare runt om i världen ser Allegro som en betrodd partner med global teknisk konstruktion, tillverkning och support. Besök www.allegromicro.com.